07-31, 11:30–12:00 (Asia/Taipei), TR214
Language: 漢語
Verilator是一個日漸受到矚目的開源模擬工具，透過將Verilog/SystemVerilog轉成C++進行模擬。借助開源的Verilator我們可以透過其的一些特性，更快更方便的建構出開源的處理器測試環境。
本次將分享透過開源的RV32IMA Aquila Core來介紹透過Verilator搭建測試環境的基本方式，以及最有名的Rocketchip或是riscv-sodor或是cva6來看當今完整處理器下透過riscv-debug-spec的支援來進行的測試方式。
有verilog與C++經驗的開發者
Difficulty –入門
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Daichou在日文是大腸的意思。
不小心在寫verilog的資工人。